[R&D 에세이 #15] 제3장 4절. V-Model과의 만남: 요구사항과 검증의 1:1 매칭

제3장 | 시스템의 정립: 1만 줄의 요구사항을 통제하라

3-4. V-Model과의 만남: 요구사항과 검증의 1:1 매칭

1. "도면과 시험의 단절" : V-Model 도입 이전, 파편화된 개발 프로세스의 한계

소형 IT 및 전기전자 부품 R&D 부서에서 자동차 전장 센터로 이동한 후, 내가 가장 먼저 직면한 구조적 문제는 바로 ‘설계와 검증의 심각한 괴리’였다. 기존 IT 부품 개발 관행에서는 개발자가 회로를 설계하고 C-Code를 작성해 시제품을 넘기면, 품질 엔지니어가 기본적인 파형과 동작을 확인하여 '합격' 판정을 내리는 것으로 개발이 종료되었다. 특정 검증 시험 항목이 고객의 어떤 요구사항(Requirement)에 근거하여 수립되었는지 1:1로 매칭하고 추적하는 시스템 엔지니어링 체계는 사실상 부재했다.

 

그러나 15년 25만 km의 엄격한 고신뢰성을 보증해야 하는 자동차 전장 R&D 현장에서 이러한 단절된 프로세스는 치명적인 품질 결함으로 이어졌다. 독일 완성차 OEM향 차세대 BMS(배터리 제어 모듈) B-Sample 개발이 한창이던 시기, 신뢰성 시험실에서 영하 40도 저온 및 LV 124 복합 진동 열화 시험 도중 마이콤(MCU) 리셋 불량이 발생했다. 개발 회로팀과 SW팀, 그리고 신뢰성 평가팀이 모두 소집된 원인 규명 회의에서 나는 다음과 같이 화두를 던졌다.

 

“수석연구원님, 이번 저온 진동 시험에서 터진 MCU 리셋 불량은 고객사 CSR 요구사항 중 몇 번 항목에 대한 검증 시험이었습니까? 그리고 그 시험 항목(Test Case)은 회로 상세 설계 및 SW 아키텍처의 어느 블록과 1:1로 매칭되어 있습니까?”

 

회의실에는 차가운 정적이 흐르고 베테랑 회로 수석연구원과 품질 시험그룹장은 서로의 얼굴만 두리번거렸다. 이어 나오는 대답은 나를 깊은 시름에 빠뜨렸다.

 

“Staff장님, 그게 무슨 말씀이십니까? 저희는 개발 스펙 보면서 회로 도면 그리고 C-Code 짜기도 바쁩니다. 시험팀이 벤치 시험기에서 전원 걸고 진동 쳐서 불량 나는지 보는 거지, 우리가 요구사항 문장 하나하나에 시험 항목 번호까지 1:1로 족보를 매겨가면서 일해야 합니까?”

 

요구사항과 시험 항목이 부서 간 사일로(Silo) 속에서 완전히 단절되어 있었던 것이다. 개발자는 설계 결과물을 넘기는 데 그쳤고, 검증 인력은 설계의 맥락이 결여된 채 기계적인 측정에만 의존하고 있었다. 이처럼 요구사항과 설계, 그리고 검증 간의 1:1 양방향 추적성(Traceability)이 상실된 구조에서는 결함이 발생했을 때 근본 원인을 규명하는 데만 수주일이 소요되었다. 결국 이는 독일 완성차 OEM의 A-SPICE 감사에서 ‘SYS.4(시스템 검증) 및 SWE.6(단위 테스트) 추적성 미비’로 Level 0 판정이라는 중대한 지적을 받는 원인이 되었다.

 

2. V-Model 프레임워크의 본질: 왼쪽의 ‘설계 분해’와 오른쪽의 ‘단계별 검증’의 1:1 대칭

A-SPICE 예비 감사의 낙제표를 들고 돌아온 나는, R&D 조직의 체질을 근본적으로 바꾸기 위해 자동차 전장 R&D의 뼈대이자 상식인 ‘V-Model’ 프레임워크를 전사 시스템으로 완전 내재화하는 단대단(End-to-End) 혁신을 단행했다. V-Model은 단순히 컴퓨터 그래픽으로 그려진 알파벳 ‘V’ 자 모양의 그림이 아니라, 왼쪽의 요구사항 구체화(Decomposition) 과정과 오른쪽의 단계별 검증 및 통합(Integration & Verification) 과정을 수평적으로 1:1 완벽 대칭 매칭시키는 공학적 거버넌스이다.

 

V-Model의 왼쪽 날개는 최상위 고객 요구사항(CRS)에서 출발하여 시스템 요구사항(SRS), 시스템 아키텍처(SAD), HW/SW 상세 설계(SCH/DDD)로 한 단계씩 정밀하게 분해(Vertical Decomposition)되어 내려간다. 반면 오른쪽 날개는 가장 하위의 단위 테스트(SWE.6)에서 출발하여 SW 통합 테스트(SWE.5), HW/SW 시스템 통합 테스트(SYS.5), 그리고 최상위 시스템 검증 시험(SYS.4)으로 한 단계씩 올려가며 검증(Vertical Integration)한다.

 

V-Model의 핵심은 바로 이 왼쪽과 오른쪽 날개 사이의 ‘수평적 1:1 수평 대칭선(Horizontal Traceability Line)’에 있다. 상위 요구사항 문장 한 줄이 수립되면, 그 요구사항이 수평적으로 오른쪽 날개의 검증 시험 케이스(Test Case) 항목과 1:1로 매핑되어야만 해당 요구사항은 비로소 ‘개발 가능한 사양’으로 인정된다. 만약 시험 케이스와 매칭되지 않는 요구사항이 있다면 그것은 ‘검증 불가능한 유령 사양’이며, 반대로 요구사항과 연결되지 않은 시험 항목이 있다면 그것은 ‘근거 없는 불필요한 무더기 시험’인 것이다.

 

<표 3-14> V-Model 계층별 요구사항-설계 vs 검증-시험 1:1 대칭 매칭 프레임워크

V-Model 계층 Level	왼쪽 날개: 요구사항 및 설계 (Specification)	오른쪽 날개: 검증 및 시험 (Verification)
Level 1 (System Qual)	Customer Requirements (CRS) / 차량 시스템 사양	System Qualification Test (SYS.4) / 차량 실차 검증
Level 2 (System Integ)	System Requirements (SRS) / 전장 시스템 스펙	System Integration Test (SYS.5) / HILs 및 환경 신뢰성
Level 3 (Architecture)	System / SW / HW Architecture (SAD/HAD)	SW/HW Integration Test (SWE.5) / 인터페이스 검증
Level 4 (Detailed)	HW Circuit SCH / SW Detailed Design (DDD)	Unit Test (SWE.6 / HW Test) / C-Code & 회로 단위 시험

  

3. 1:1 양방향 추적성(Bi-directional Traceability)의 구축: DOORS와 JIRA/TestRail의 디지털 연동

V-Model을 말로만 외친다고 해서 현장에서 동작하지 않는다. V-Model의 1:1 대칭 매칭을 실시간 시스템으로 가동하기 위해, 나는 R&D Staff장으로서 DOORS(요구사항 관리) - PLM(도면/BOM) - JIRA/TestRail(시험/결함 관리) 간의 전산 자동 연동 파이프라인을 구축했다. 과거에는 엔지니어들이 엑셀 수동 추적표(Matrix)에 번호를 기입하다가 사양 하나가 바뀌면 십수 개의 엑셀 탭을 수정하지 못해 추적성이 일재히 무너졌으나, 전산 연동을 통해 수평적 디지털 사슬(Digital Thread)을 완성한 것이다.

 

이 전산 파이프라인의 핵심 통제 장치는 바로 ‘양방향 추적성(Bi-directional Traceability)’과 ‘Suspect Flag(의심 플래그) 게이트 록’이었다. 완성차 OEM이 요구사항(CRS) 한 줄을 수정하면, DOORS와 연동된 HW 회로 CAD 핀, SW C-Code 함수, 그리고 TestRail의 해당 Test Case 항목에 실시간으로 주황색 ‘Suspect Flag’가 켜진다. 엔지니어와 시험원이 변경된 요구사항에 맞춰 회로/코드를 수정하고 Test Case를 재검증하여 ‘Pass’ 도장을 찍기 전까지는, PLM 상에서 B-Sample 시제품 출고 승인 도장이 절대로 찍히지 않도록 관문 통제(Gate-Lock)를 단행했다.

 

<표 3-15> 전통적 단선적 개발/시험 방식 vs V-Model 기반 1:1 추적성 검증 체계 다차원 비교

비교 항목	전통적 단선적 방식 (IT 관행)	V-Model 기반 1:1 추적성 체계 (MOT)
요구사항-시험 관계	도면 따로, 시험 따로 단절적 운용	CRS-SRS-SAD-Test Case 간 1:1 수평 매칭
시험 항목 수립 근거	시험원의 경험 및 과거 양식 수동 복사	DOORS 요구사항 고유 ID에서 100% 자동 생성
사양 변경 시 영향	사양 변경 후 시험 케이스 누락 및 결함 유출	Suspect Flag 자동 감지 및 게이트 록 작동
결함 원인 추적성	필드 불량 발생 시 원인 분석에 수주일 소요	불량 ID 클릭 시 1초 만에 요구사항/C-Code 추적
A-SPICE Audit 대응	감사 앞두고 엑셀 추적표 수동 소설 작성	DOORS-JIRA 전산 버튼 클릭으로 1초 출률

  

4. V-Model 실증 에피소드: BMS 과전압 차단 반응 속도(5ms) 검증과 억 단위 리콜 위험의 방어

V-Model의 1:1 추적성 체계가 대규모 필드 리콜 리스크를 양산 전 단계에서 완벽하게 차단해 낸 훌륭한 실증 사례가 있다. 차세대 전기차(EV) BMS B-Sample 승인을 불과 한 달 앞두고 있을 때의 일이다. 독일 완성차 OEM의 CSR 요구사항 중에는 ‘Clause 4.8.2: 배터리 셀 과전압(Over-Voltage) 발생 시 BMS 제어기는 5ms 이내에 FET 메인 스위치를 차단해야 한다’라는 핵심적인 기능안전(ISO 26262 ASIL-D) 사양이 존재했다.

 

V-Model의 우측 상승 구간인 시스템 통합 시험(SYS.5) 단계에서, HILs(Hardware-in-the-Loop Simulation) 장비를 이용해 셀 과전압을 인가하고 차단 시간을 측정했다. 그런데 HILs 계측기에 기록된 실제 차단 시간은 ‘7.2ms’로, 요구사항(5ms)을 2.2ms 초과하며 ‘FAIL’ 판정이 내려졌다. 만약 V-Model 체계가 부재했던 과거의 수기 관리 시절이었다면, 정확한 지연 구간을 찾지 못해 원인 규명과 회로 재설계에 막대한 개발 기간을 허비했을 것이다.

 

그러나 우리 R&D 조직에는 V-Model 기반의 1:1 양방향 추적성 파이프라인이 가동되고 있었다. 나는 HILs 시험기의 FAIL 판정 결과를 기점으로 V-Model 추적선(Traceability Line)을 따라 하위 모듈 단위로 신속히 역추적을 진행했다. 얼마 지나지 않아 2.2ms 지연의 근본 원인이 정밀하게 분해되어 드러났다.

 

Level 4 하위 모듈 단위의 추적 결과, HW 회로 입력단의 RC 필터 지연 시간(1.5ms)과 SW C-Code 상의 과전압 감지 인터럽트 루틴 우선순위 밀림(2.7ms) 현상이 복합적으로 작용한 결과임이 입증되었다. 원인이 명확해지자 조치는 신속했다. SW 그룹은 즉시 인터럽트 벡터 우선순위를 최상위(Non-Maskable Interrupt)로 변경하고, HW 회로팀은 RC 필터 시상수를 C-Value 조정을 통해 0.3ms로 최적화했다. 재시험 결과 반응 속도는 ‘3.1ms’로 대폭 개선되어 고객의 요구 스펙(5ms)을 여유 있게 충족시켰다.

 

만약 V-Model 기반의 정밀한 추적 검증 시스템이 없었다면, 이 7.2ms의 지연은 양산 후 급속 충전 환경에서 중대한 안전성 리스크로 이어져, 천문학적인 필드 리콜 비용과 브랜드 이미지 실추라는 심각한 타격을 초래했을 것이다. V-Model은 단순한 품질 인증용 서류가 아니라, 엔지니어의 공학적 완결성을 증명하고 회사의 생존을 지켜내는 가장 강력한 시스템적 방패였다.

 

<표 3-16> 차세대 BMS V-Model 적용을 통한 단계별 검증 및 결함 추적성 실증 사례

V-Model 계층	요구사항 및 설계 사양 (Left)	실제 검증/시험 항목 (Right)	결함 추적 및 시정 조치 성과
Level 1 (SYS.4)	CRS_BMS_0482: 셀 과전압 5ms 이내 차단	실차/HILs 과전압 펄스 인가 차단 시험	7.2ms FAIL ➔ V-Model 하위 원인 추적
Level 2 (SYS.5)	SRS_BMS_0210: HW/SW 복합 반응속도 4ms	전장 제어기 HILs 벤치 실시간 파형 측정	HW 딜레이 1.5ms + SW 인터럽트 2.7ms 포착
Level 3 (SWE.5)	SAD_SW_0085: NMI 인터럽트 벡터 할당	SW 모듈 간 인터페이스 및 타임슬롯 시험	SW 인터럽트 우선순위 최상위 재배치
Level 4 (SWE.6)	SCH_HW_0312: RC 필터 시상수 0.3ms	HW 회로 핀별 옴의 법칙/진동 파형 측정	RC 필터 C-Value 조정 (100nF ➔ 22nF)
최종 결실	요구스펙(5ms) 대비 3.1ms 충족완성	독일 OEM B-Sample Sign-off 통과	양산 후 배터리 화재/폭발 리콜 사전 차단

 

5. V-Model 내재화가 일군 조직 체질 개선과 A-SPICE Level 2 정식 통과

V-Model의 시스템적 내재화는 독일 완성차 OEM 본사 감사단이 주관한 A-SPICE 정식 심사 현장에서 그 진가를 발휘했다. 수석 심사관(Lead Assessor)은 심사 도중 예고 없이 DOORS 화면에서 BMS 요구사항 ID 5개를 임의로 선택한 뒤 나에게 요청했다.

 

“Staff장님, 여기 'CRS_BMS_0482' 요구사항 문장에 대해, 이 사양이 하위 SW C-Code의 어느 함수에 반영되었고, 어떤 HILs Test Case로 검증되어 Pass 판정을 받았는지 지금 이 자리에서 입증해 주십시오.”

 

나는 담담하게 DOORS 시스템의 ‘Traceability View’ 기능을 실행했다. 스크린에는 최상위 요구사항 ID를 시작으로 하위 SRS 스펙, SW C-Code 파일 및 라인 번호, HILs 시험 케이스 번호, 그리고 가장 최근 수행된 오실로스코프 파형 측정 결과 스크린샷(PDF)까지 단 1초 만에 1:1로 매칭되어 출력되었다.

스크린의 데이터를 정밀하게 검토하던 수석 심사관은 깊은 만족감을 표하며 말했다.

 

“Ausgezeichnet!(훌륭합니다!) 요구사항과 검증 항목이 단 1인치의 오차도 없이 1:1로 살아 숨 쉬고 있군요. 한국의 전장 부품사 중에서 이토록 완벽한 V-Model 1:1 양방향 추적성을 시스템으로 구축한 조직은 매우 드뭅니다.”

 

우리 R&D 센터는 단 하나의 Major 지적 사항도 없이 A-SPICE Level 2 정식 인증을 단번에 획득했고, 독일 완성차 OEM의 글로벌 차세대 모빌리티 플랫폼 정식 Tier-1 서플라이어로 최종 승격되었다. V-Model은 단순한 규격 서류가 아니라, 우리 R&D 조직이 IT의 불확실한 임기응변을 벗어나 글로벌 자동차 산업의 정점에 서게 만든 가장 강력한 공학적 이정표였다.

 

<표 3-17> V-Model 내재화 전후의 R&D 개발 품질, 시험 효율성 및 A-SPICE 달성 성과 비교

평가 지표 (KPI)	V-Model 도입 전 (IT 관행)	V-Model 전산 내재화 후 (MOT 성과)
요구사항-시험 매칭률	32.4% (주요 사양만 수동 시험)	100.0% (1만 1,480개 CSR 1:1 완벽 매칭)
결함 원인 규명 시간	평균 14.2일 (부서 간 핑퐁 회의)	평균 0.5일 (V-Model 추적선 10분 규명)
양산 전 결함 검출 비율	42.5% (양산 후 필드 불량 유출)	98.2% (V-Model 오른쪽 단계별 사전 통제)
A-SPICE 인증 등급	Level 0 (추적성 미비 낙제)	Level 2 정식 인증 (독일 OEM Tier-1 승격)
재작업 손실 비용(Scrap)	연간 38.5억 원 (도면/자재 폐기)	연간 2.1억 원 (전년 대비 94.5% 대폭 절감)

 

 

★ [3-4 꼭지 소결 및 핵심 리더십 메시지: V-Model은 설계와 검증을 하나로 묶어주는 R&D의 품질 안전벨트이다] 1. 요구사항(Left)과 검증(Right)을 수평적으로 1:1 완벽 대칭 매칭시켜라: 시험 케이스와 매칭되지 않는 요구사항은 유령 사양이며, 요구사항 없는 시험은 불필요한 비용일 뿐이다. V-Model의 수평적 1:1 대칭선을 사수하라. 2. DOORS와 JIRA/TestRail을 전산 연동하여 디지털 추적성 파이프라인을 구축하라: 엑셀 수동 추적표를 청산하고, 요구사항 변경 시 연결된 HW/SW/Test Case에 Suspect Flag가 자동 작동하는 관문 통제(Gate-Lock)를 가동하라. 3. V-Model을 통해 양산 전 단계에서 결함을 사전 차단하는 프론트 로딩(Front-Loading)을 완성하라: V-Model 추적성을 활용하면 결함 발생 시 10분 만에 원인을 규명할 수 있다. 이것이 억 단위 필드 리콜을 막고 A-SPICE Level 2를 달성하는 비결이다.

※ 본 연재의 에피소드는 저자의 실제 기술경영(MOT) 실무 경험을 바탕으로 집필되었으나, 전/현직 기업의 영업비밀 및 개인정보 보호를 위해 일부 구체적인 수치, 인물, 시점 등은 각색 및 재구성되었습니다.